Тип публикации: статья из журнала
Год издания: 2023
Идентификатор DOI: 10.17587/it.29.3-11
Ключевые слова: parallel programming, digital integrated circuit, high-level synthesis, formal verification, proof, параллельное программирование, цифровая интегральная схема, высокоуровневый синтез, формальная верификация, доказательство
Аннотация: Рассмотрен оригинальный метод и маршрут функционально-потокового синтеза сверхбольших интегральных схем. Представлен механизм редукции степени параллелизма исходных алгоритмов с учетом налагаемых ограничений целевой платформы. Предлагается использовать разработанные методы формальной верификации для подтверждения адекватности резулПоказать полностьюьтатов трансформации исходного описания из функционально потокового языка параллельного программирования в языки описания аппаратуры. The original method and route of functional-flow synthesis of ultra-large integrated circuits is considered. A way of reducing the degree of parallelism and the original algorithms is presented. When transferring the algorithm to the target platform, the imposed restrictions are taken into account. It is proposed to use the developed methods of formal verification to confirm the adequacy of the results of the transformation We mean to the transformation from the algorithms descried in the functional-flow parallel programming language to the hardware description languages.
Журнал: Информационные технологии
Выпуск журнала: Т.29, №1
Номера страниц: 3-11
ISSN журнала: 16846400
Место издания: Москва
Издатель: ООО "Издательство "Новые технологии"